DDR5 SDRAM可编程前导码与后导码详解(JEDEC Standard No.79-5D第4.4章完整版)

4.4 可编程前导码与后导码（Programmable Preamble and Postamble）

DDR5 SDRAM支持对读/写操作的前导码和后导码进行可编程配置，通过模式寄存器MR8设定参数，适配不同主机接收端设计需求，核心目标是优化信号完整性与时序兼容性。

4.4.1 读前导码与后导码（Read Preamble and Postamble）

读前导码和后导码的配置直接影响DQS信号的启动与收尾逻辑，所有参数通过模式寄存器MR8编程实现。

核心配置规则

1.读前导码（Read Preamble）

- 配置寄存器：MR8:OP[2:0]  

- 可选参数（含图案定义）：      

- 000B：1tCK，图案为“10”      

- 001B：2tCK，图案为“0010”      

- 010B：2tCK，DDR4兼容风格，图案为“1110”      

- 011B：3tCK，图案为“000010”      

- 100B：4tCK，图案为“00001010”      

- 101B~111B：保留（RFU）  

- 速率限制：1tCK仅支持DDR5-3200/3600；4tCK支持DDR5-5600及以上速率。 

2.读后导码（Read Postamble）

- 配置寄存器：MR8:OP[6]  

- 可选参数：      

- 0B：0.5tCK      

- 1B：1.5tCK 

3.DQS偏移适配

- 支持DQS信号提前驱动x-tCK，通过MR40:OP[2:0]配置读DQS偏移，适配不同主机接收端设计。 

关键时序图引用

Figure 12 - Example of Read Preamble Modes (Default) with 0.5 tCK Postamble（默认配置下读前导码模式示例，含0.5tCK后导码）

Figure 13 - Example of Read Preamble Modes (Default) with 1.5 tCK Postamble（默认配置下读前导码模式示例，含1.5tCK后导码）

Figure 14 - Example of Read Preamble Modes with 3tCK DQS Offset and with 1.5 tCK Postamble（3tCK DQS偏移下读前导码模式示例，含1.5tCK后导码）

读前导码/后导码关键备注

• 前导码图案的比特序列直接影响信号同步稳定性，DDR4兼容模式需匹配 legacy 系统时序。

• DQS偏移配置不改变数据输出序列，仅调整DQS与CK的相位关系。

• 低速率（CL≤30）器件的偏移范围受限，需遵循器件速率等级约束。

4.4.2 写前导码与后导码（Write Preamble and Postamble）

写前导码和后导码的配置逻辑与读操作类似，但参数选项和时序要求有所差异，同样通过MR8寄存器编程。

核心配置规则

1.写前导码（Write Preamble）

- 配置寄存器：MR8:OP[4:3]  

- 可选参数：      

- 00B：2tCK      

- 01B：3tCK      

- 10B：4tCK      

- 11B：保留（RFU） 

- 速率适配：4tCK支持DDR5-4000及以上速率，低速率器件仅支持2tCK/3tCK。 

2.写后导码（Write Postamble）

- 配置寄存器：MR8:OP[7]  

- 可选参数：      

- 0B：0.5tCK      

- 1B：1.5tCK 

关键时序图引用

Figure 15 - Example of Write Preamble Modes (Default) with 0.5tCK Postamble（默认配置下写前导码模式示例，含0.5tCK后导码）

Figure 16 - Example of Write Preamble Modes (Default) with 1.5tCK Postamble（默认配置下写前导码模式示例，含1.5tCK后导码）

写前导码/后导码关键备注

• 写前导码的最小配置为2tCK，需满足CWL（CAS写延迟）时序约束。

• 启用DFE（决策反馈均衡）时，DQ信号需在首个写数据位前保持高电平至少4UI，确保DFE同步。

4.4.3 读/写前导码与后导码时序参数（Read and Write Preamble and Postamble Timings）

时序参数定义了前导码/后导码的信号完整性要求，需结合器件速率等级匹配配置，核心参数汇总如下表所示。

时序参数表（DDR5-3200至4800）

Table 37 - Strobe Preamble and Postamble Timing Parameters for DDR5-3200 to 4800（DDR5-3200~4800速率前导码/后导码时序参数表）

时序参数表（DDR5-5200至9200）

Table 38 - Strobe Preamble and Postamble Timing Parameters for DDR5-5200 to 9200（DDR5-5200~9200速率前导码/后导码时序参数表）

时序关键备注

• 时序参数值随工作频率变化，需严格匹配器件速率等级。

• 前导码期间DQS的高低脉冲宽度（如tDQSH2PRE_D4、tDQSL2PRE）需满足信号完整性要求，避免误采样。

• 读/写操作时，输入接收端选通信号需与DQ信号按前导码/后导码配置对齐，确保时序裕量。

4.4.4 tWPRE和tRPRE测量（tWPRE and tRPRE Measurement）

tWPRE（写前导码时长）和tRPRE（读前导码时长）的测量需遵循统一方法，确保参数一致性。

核心测量规则

1. 测量起点：以VswM高电平或低电平为基准（VswM HIGH=VIHdiffDQS，VswM LOW=VILdiffDQS）。

2. 测量终点：DQS_t/DQS_c的差分交叉点（对应首个突发数据位）。

3. 适用范围：所有可编程前导码时长（1tCK~4tCK）均按此方法测量。

关键测量图引用

Figure 21 - Method for Measuring Preamble Start and End Points（前导码起止点测量方法示意图）

测量关键备注

• VswM参考电压需符合DDR5逻辑电平规范，避免测量偏差。

• 差分交叉点定义为DQS_t与DQS_c信号幅度相等的点，需使用差分测量工具。

4.4.5 tWPST和tRPST测量（tWPST and tRPST Measurement）

tWPST（写后导码时长）和tRPST（读后导码时长）的测量方法与前导码互补，聚焦突发数据后的信号收尾阶段。

核心测量规则

1. 测量起点：DQS_t/DQS_c对应最后一个突发数据位的差分交叉点。

2. 测量终点：VswM低电平（VILdiffDQS）。

3. 适用范围：所有可编程后导码时长（0.5tCK、1.5tCK）。

关键测量图引用

Figure 22 - Method for Measuring Postamble Start and End Points（后导码起止点测量方法示意图）

测量关键备注

• 后导码测量需确保最后一个数据位已稳定存储/读取，避免时序叠加影响。

• 0.5tCK后导码的测量精度要求更高，需匹配高频示波器采样率。

4.4章节关键备注汇总

1. 前导码/后导码配置均通过MR8寄存器实现，修改后需确保器件处于空闲状态，避免配置冲突。

2. 不同速率器件的前导码选项存在差异，低速率（≤4800MT/s）不支持4tCK读前导码，需提前确认器件速率等级。

3. 启用DQS偏移（MR40）时，需同步调整前导码时序参数，确保信号同步。

4. 测量前导码/后导码时长时，需严格遵循VswM参考电压和差分交叉点定义，避免测量误差。

5. 写操作启用DFE时，DQ信号的4UI高电平要求需优先满足，否则会导致DFE同步失败。