一、前言
上篇文章已经介绍了SPI接口的时序情况，SPI从机的接口时序和SPI主机接口时序基本一致，因此不进行叙述，大家如有需要自行查看。还是那句话，技术的发展离不开所有人的共同努力，希望本次分享，对大家能有所帮助，有收获。
二、SPI从机接口
SCLK（Serial Clock）：时钟信号，由主机产生并输出给所有从机。
时钟极性（CPOL）和相位（CPHA）共同决定数据采样边沿，形成四种工作模式：
模式0：CPOL=0，CPHA=0（上升沿采样）
模式1：CPOL=0，CPHA=1（下降沿采样）
模式2：CPOL=1，CPHA=0（下降沿采样）
模式3：CPOL=1，CPHA=1（上升沿采样）
MOSI（Master Out Slave In）：主机输出、从机输入数据线。在时钟驱动下，主机通过此线向从机发送指令或数据。
MISO（Master In Slave Out）：主机输入、从机输出数据线。从机通过此线响应主机请求，输出数据或状态信息。
CS/SS（Chip Select/Slave Select）：片选信号，低电平有效。主机通过拉低对应从机的片选线激活该从机，实现多从机系统中的设备寻址。这是SPI区别于其他总线的重要特征——每个从机需要独立的片选线。
三、从机工作原理
1. 初始化配置从机上电后需配置SPI控制器参数：工作模式（与主机一致）、数据位宽（通常为8位或16位）、时钟速率上限、数据顺序（MSB/LSB优先）。从机内部包含移位寄存器、数据缓冲区和控制逻辑。
2. 片选锁定当主机拉低某从机的片选信号时：
3. 数据传输过程以8位数据、模式0为例的典型时序：
四、从机代码实现
`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // Create Date: 2026/01/21 19:00:20// Module Name: spi_slave/*SPI从机接口Verilog实现1. 支持CPOL/CPHA可配置，适配所有SPI模式（0/1/2/3）2. 双寄存器同步外部输入，避免亚稳态3. 8位数据位宽（可参数修改）4. 全双工通信，独立的收/发数据寄存器5. 提供接收完成、发送完成中断标志*/ //////////////////////////////////////////////////////////////////////////////////module spi_slave #( parameter DATA_WIDTH = 8, // SPI数据位宽 parameter CPOL = 0, // 时钟极性：0=空闲低，1=空闲高 parameter CPHA = 0 // 时钟相位：0=第一个边沿采样，1=第二个边沿采样)( input wire clk, // 本地时钟（如50MHz） input wire rst_n, // 低电平复位 // SPI从机接口（外部主机） input wire spi_sclk, // SPI时钟（主机提供） input wire spi_cs_n, // SPI片选（低有效，主机提供） input wire spi_mosi, // 主机发、从机收 output reg spi_miso, // 从机发、主机收 // 内部接口 input wire [DATA_WIDTH-1:0] tx_data, // 待发送给主机的数据 output reg [DATA_WIDTH-1:0] rx_data, // 从主机接收的数据 output reg rx_done, // 接收完成标志（高有效，一个clk周期） output reg tx_done // 发送完成标志（高有效，一个clk周期）);// --------------------------同步外部异步信号，避免亚稳态 --------------------------reg [1:0] sclk_sync; // SCLK同步寄存器reg [1:0] cs_n_sync; // CS_n同步寄存器reg [1:0] mosi_sync; // MOSI同步寄存器always @(posedge clk or negedge rst_n) begin if(!rst_n) begin sclk_sync <= 2'b00; cs_n_sync <= 2'b11; // 片选默认高 mosi_sync <= 2'b00; end else begin sclk_sync <= {sclk_sync[0], spi_sclk}; cs_n_sync <= {cs_n_sync[0], spi_cs_n}; mosi_sync <= {mosi_sync[0], spi_mosi}; endend// 同步后的信号wire sclk_sync_out = sclk_sync[1];wire cs_n_sync_out = cs_n_sync[1];wire mosi_sync_out = mosi_sync[1];// --------------------------检测SCLK的边沿（上升沿/下降沿） --------------------------reg sclk_delay; // SCLK延迟一拍，用于边沿检测always @(posedge clk or negedge rst_n) begin if(!rst_n) begin sclk_delay <= 1'b0; end else begin sclk_delay <= sclk_sync_out; endend// 边沿检测：根据CPOL判断有效边沿wire sclk_posedge = (sclk_sync_out == 1'b1) && (sclk_delay == 1'b0); // 上升沿wire sclk_negedge = (sclk_sync_out == 1'b0) && (sclk_delay == 1'b1); // 下降沿wire sample_edge = (CPHA == 0) ? sclk_posedge : sclk_negedge; // 采样边沿（接收数据）wire shift_edge = (CPHA == 0) ? sclk_negedge : sclk_posedge; // 移位边沿（发送数据）// -------------------------位计数器 --------------------------reg [3:0] bit_cnt; always @(posedge clk or negedge rst_n) begin if(!rst_n) begin bit_cnt <= 4'd0; end elseif(cs_n_sync_out) begin // 片选拉高，复位计数器 bit_cnt <= 4'd0; end elseif(sample_edge) begin // 每采样一次，计数器+1 if(bit_cnt == DATA_WIDTH - 1) begin bit_cnt <= 4'd0; end else begin bit_cnt <= bit_cnt + 1'b1; end endend// --------------------------接收数据（MOSI） --------------------------reg [DATA_WIDTH-1:0] rx_data_reg; // 接收数据寄存器always @(posedge clk or negedge rst_n) begin if(!rst_n) begin rx_data_reg <= {DATA_WIDTH{1'b0}}; rx_data <= {DATA_WIDTH{1'b0}}; rx_done <= 1'b0; end elseif(cs_n_sync_out) begin rx_data_reg <= {DATA_WIDTH{1'b0}}; rx_done <= 1'b0; end elseif(sample_edge) begin // 采样边沿，接收1位数据（高位先行） rx_data_reg <= {rx_data_reg[DATA_WIDTH-2:0], mosi_sync_out}; if(bit_cnt == DATA_WIDTH - 1) begin rx_data <= {rx_data_reg[DATA_WIDTH-2:0], mosi_sync_out}; rx_done <= 1'b1; // 最后一位采样完成，置位接收完成标志 end else begin rx_done <= 1'b0; end end else begin rx_done <= 1'b0; // 仅保持一个clk周期 endend// --------------------------发送数据（MISO） --------------------------reg cs_n_sync_out_d1;reg cs_n_sync_out_d2;reg [DATA_WIDTH-1:0] tx_data_reg; // 发送数据寄存器always @(posedge clk or negedge rst_n) begin if(!rst_n) begin tx_data_reg <= {DATA_WIDTH{1'b0}}; spi_miso <= 1'b0; tx_done <= 1'b0; end elseif(cs_n_sync_out) begin // 片选拉高，复位发送逻辑 tx_data_reg <= {DATA_WIDTH{1'b0}}; spi_miso <= 1'b0; tx_done <= 1'b0; end if((cs_n_sync_out_d2 ==1'b1) & (cs_n_sync_out_d1 ==1'b0))begin // 初始阶段，加载待发送数据 tx_data_reg <= tx_data; spi_miso <= tx_data[DATA_WIDTH-1]; // 发送最高位 tx_done <= 1'b0; end elseif(shift_edge) begin // 移位边沿，发送下一位 tx_data_reg <= {tx_data_reg[DATA_WIDTH-2:0], 1'b0}; spi_miso <= tx_data_reg[DATA_WIDTH-2]; if(bit_cnt == DATA_WIDTH - 1) begin tx_done <= 1'b1; // 最后一位发送完成，置位发送完成标志 end else begin tx_done <= 1'b0; end end else begin tx_done <= 1'b0; // 仅保持一个clk周期 endend// 将CS信号进行延迟处理，再给发送模块，从机发送数据给主机always @(posedge clk or negedge rst_n) begin if(!rst_n) begin cs_n_sync_out_d1 <= 1'd0; cs_n_sync_out_d2 <= 1'd0; end else begin cs_n_sync_out_d1 <= cs_n_sync_out; cs_n_sync_out_d2 <= cs_n_sync_out_d1; end end endmodule
`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // Create Date: 2026/01/21 19:00:50// Module Name: tb_spi_slave /* SPI从机Testbench测试模块 功能： 1. 模拟SPI主机行为，产生SCLK、CS_n、MOSI信号 2. 驱动SPI从机，验证收/发数据功能 3. 打印测试结果，自动校验数据正确性 测试配置：SPI模式0（CPOL=0, CPHA=0），8位数据位宽 *///////////////////////////////////////////////////////////////////////////////////module tb_spi_slave();// --------------------------参数定义 --------------------------parameter CLK_FREQ = 50_000_000; // 本地时钟频率50MHzparameter SPI_FREQ = 5_000_000; // SPI时钟频率5MHzparameter DATA_WIDTH = 8; // 8位数据位宽parameter CPOL = 0; // SPI模式0：CPOL=0parameter CPHA = 0; // SPI模式0：CPHA=0localparam CLK_PERIOD = 1_000_000_000 / CLK_FREQ; // 本地时钟周期20nslocalparam SPI_PERIOD = 1_000_000_000 / SPI_FREQ; // SPI时钟周期200ns// --------------------------信号声明 --------------------------// 系统信号reg clk;reg rst_n;// SPI从机接口reg spi_sclk;reg spi_cs_n;reg spi_mosi;wire spi_miso;// 从机内部接口reg [DATA_WIDTH-1:0] tx_data; // 从机待发送数据wire [DATA_WIDTH-1:0] rx_data; // 从机接收数据wire rx_done; // 从机接收完成wire tx_done; // 从机发送完成// 测试用内部信号reg [DATA_WIDTH-1:0] host_tx_data; // 主机待发送给从机的数据reg [DATA_WIDTH-1:0] host_rx_data; // 主机从从机接收的数据reg test_done; // 测试完成标志reg test_pass; // 测试通过标志// --------------------------例化SPI从机模块 --------------------------spi_slave #( .DATA_WIDTH(DATA_WIDTH), .CPOL(CPOL), .CPHA(CPHA)) u_spi_slave ( .clk (clk ), .rst_n (rst_n ), .spi_sclk (spi_sclk ), .spi_cs_n (spi_cs_n ), .spi_mosi (spi_mosi ), .spi_miso (spi_miso ), .tx_data (tx_data ), .rx_data (rx_data ), .rx_done (rx_done ), .tx_done (tx_done ));// --------------------------产生本地时钟 --------------------------initial begin clk = 1'b0; forever #(CLK_PERIOD/2) clk = ~clk; // 50MHz时钟，20ns周期end// --------------------------测试主流程 --------------------------initial begin//初始化信号 rst_n = 1'b0; spi_sclk = 1'b0; spi_cs_n = 1'b1; // 片选默认拉高 spi_mosi = 1'b0; tx_data = 8'hA5; // 从机待发送数据：0xA5（10100101） host_tx_data = 8'h3C; // 主机待发送数据：0x3C（00111100） host_rx_data = 8'h00; test_done = 1'b0; test_pass = 1'b1;//复位 #(10*CLK_PERIOD); rst_n = 1'b1; #(10*CLK_PERIOD);//启动SPI通信（主机驱动） spi_cs_n = 1'b0; // 拉低片选，开始通信 #(SPI_PERIOD/2); // 对齐时钟边沿//模拟主机发送SCLK和MOSI，同时接收MISO send_spi_data();//通信结束 spi_cs_n = 1'b1; // 拉高片选 #(10*CLK_PERIOD);// --------------------------模拟主机SPI数据收发子任务 --------------------------task send_spi_data(); integer i;begin host_rx_data = 8'h00; // 逐位发送MOSI，接收MISO（高位先行） for(i = DATA_WIDTH-1; i >= 0; i = i - 1) begin // 模式0：CPOL=0, CPHA=0 → 上升沿采样，下降沿移位 spi_mosi = host_tx_data[i]; // 放置当前位到MOSI #(SPI_PERIOD/2); spi_sclk = 1'b1; // 拉高SCLK（从机采样MOSI） #(SPI_PERIOD/4); host_rx_data[i] = spi_miso; // 主机采样MISO #(SPI_PERIOD/4); spi_sclk = 1'b0; // 拉低SCLK（从机移位发送下一位） endendendtaskendmodule
仿真图如下所示：
五、总结
在设计SPI从机接口逻辑时需充分考虑与SPI主机的时序匹配，确保SPI通信的可靠性。正常情况下，大多数的SPI接口开发基本只要实现SPI接口的主机发送和接收，完成寄存器配置等功能，但是对SPI从机接口的开发最好了解，以备后续开发需要。
