7月30日，智猩猩策划推出的「2026智猩猩公开课鸿钧微电子数据中心CPU专场」顺利完结。来自鸿钧微电子和安谋科技的四位技术专家，围绕MPAM资源隔离、面向x265视频编码器的指令集性能优化、CPU供电验证技术和应用软件的芯片级性能画像方法论与实践四大核心议题，分享了他们在数据中心CPU性能优化中的实践经验。
Linux MPAM：
混合 AI 工作负载中的 QoS 资源分配
安谋科技Staff Software Engineer 张浩林首先以《Linux MPAM：混合 AI 工作负载中的 QoS 资源分配》为主题，从Linux MPAM原理、软硬件实现、测试验证等方面，深入讲解了如何通过资源分区保障关键应用的服务质量（QoS）。
在分享开始，张浩林首先指出云环境中高优先级与低优先级应用混布时面临的痛点，即传统cgroup仅能限制CPU核心和内存容量，无法管控内存带宽与L3缓存占用。导致内存密集型低优先级应用抢占资源，拉高高优先级应用的运行时延、降低业务性能。
针对上述问题，Arm提出了MPAM（内存系统资源分区和监控）机制。该机制通过为运行在物理核心（PE）上的软件分配PARTID标识符，对发出的内存请求进行标记。集成在系统缓存（SLC）、内存控制器和SMMU中的MSC（内存系统控制器）会根据PARTID查询控制表，监控并限制L3 Cache路数、容量及内存带宽。MSC会通过CB信号向CPU反馈资源使用情况，CPU通过反馈进一步调整内存请求下发速率，从而实现硬件级的精细化资源隔离管控。
在实现层面，为了让内核识别MPAM的特性，需要在ACPI表中暴露MSC寄存器的内存映射地址，内核则通过Resctrl文件系统接收配置规则，并将其写入对应地址以更新MSC寄存器。PARTID既可静态绑定CPU核心，也可在进程上下文切换时动态绑定，从而实现灵活的资源隔离。
在分享中，张浩林还重点展示了MPAM在Arm N2和V2平台上的测试案例。本次测试划分两组对照环境：基准默认场景、叠加 stress-ng 噪声负载的压力场景。在N2平台上进行的内存加载延迟测试显示，L3 Cache分配呈现预期的阶梯状延迟增长，验证了缓存分区的有效性。而在应用性能测试中，结果呈现显著的硬件差异。在N2平台上测试Specjbb和Llama.cpp时，单纯增加L3 Cache分配反而导致Llama.cpp性能下降。经Debug发现，主要原因是N2平台整体内存带宽较小，当给予噪声应用极少量缓存时，会被迫频繁访问内存，反而挤占了Llama.cpp的内存带宽，导致带宽瓶颈加剧。相比之下，V2平台由于带宽充足，L3 Cache分配增加带来了符合预期的性能提升。
内存带宽分区测试结果显示，MPAM 带宽隔离管控效果显著。存在噪声负载干扰时，Specjbb 可恢复至基准性能的 93 %，Llama.cpp 可恢复至基准性能的 94 %。这充分证明了对于内存密集型AI工作负载中，MPAM的内存带宽控制比单纯的Cache分区更能有效保障服务质量。
面向x265视频编码器的
ARM64 SIMD指令集性能优化实践
在张浩林分享结束后，鸿钧微电子工程师Vince Wu围绕《面向x265视频编码器的ARM64 SIMD指令集性能优化实践》这一主题，从指令集演进、编译器选型以及性能优化实践，阐述了在ARM64架构下深度优化x265视频编码器的技术路径与测评效果。
Vince首先梳理了ARM架构SIMD指令集的演进脉络及其在x265中的应用趋势。从Armv7引入NEON指令集，到Armv8扩展支持SVE、DotProd点积及Int8矩阵乘法（I8MM），再到Armv9引入SVE2及BitPerm位运算指令，硬件算力基础不断夯实。x265编码器的优化重心随之从早期的纯NEON实现，逐步向SVE/SVE2等高级向量指令集过渡。
数据显示，NEON指令占比已从2021年的100%下降至当前的66%左右，SVE/SVE2及点积指令占比逐年增加。也预示着后面x265整体优化工作，不再是单纯的Neon指令集优化，而是会往Neon和SVE、SVE2、矩阵乘法，还有点积向量指令集的结合上尝试。
然而，Vince特别指出，高级指令集并非在所有场景下均具备性能优势。实测发现，部分SVE2函数因微架构延迟或Bug原因，性能反而低于NEON intrinsics实现，导致2025年代码库中SVE2接口函数数量有所回落。这一现象也揭示了指令集选型必须基于实测性能而非单纯追求指令先进性。
针对编译器环境的优化，Vince强调了版本选择的重要性。由于x265主要采用NEON与SVE混合编程模式，编译器必须支持neon-sve bridge特性，以解决不同指令集间的数据转换与指令融合问题。并明确指出，GCC需升级至14版本、Clang需升级至15版本以上，才能正确包含arm_neon_sve_bridge.h头文件并支持相关intrinsics。测试结果显示，在x265 4.0版本支持neon-sve bridge和不支持neon-sve bridge的编译器编译出来x265性能会有5%的差异。
在x265 SIMD优化现状分析中，Vince指出NEON指令集目前仍占据代码量的主导地位，但SVE/SVE2已占据重要份额。优化策略上倾向于利用NEON进行通用加速，而将SVE/SVE2等高级指令应用于核心算法加速。
例如，利用SVE2的直方图指令优化SAO滤波，可将原本需10条NEON指令的操作压缩至1条，使函数性能提升超36%；利用点积指令（SDOT/UDOT）优化SAD及SSD计算，可减少指令数量并获得40%至2倍的性能提升。此外，CADD指令在Hadamard变换、CNTP指令在码率控制中的零系数统计中均展现出独特的加速价值，部分指令更是填补了x86架构无法直接对应的性能空白。
最后，Vince分享了鸿钧微电子在x265上的具体优化实践与收益。在优化实践中，团队遵循“热点定位-对齐x86-指令升级-真实负载验收”的流程，利用Topdown微架构分析工具进行调优验证，确保了优化成果的真实有效。
数据中心CPU供电验证技术——
HJ-VRTT工程实践
鸿钧微电子工程师Luke Deng以《数据中心CPU供电验证技术——HJ-VRTT工程实践》为主题，阐述了CPU供电验证技术在处理器应用全生命周期中的重要性，并重点介绍了鸿钧微电子自研的HJ-VRTT工具的设计理念、技术架构及应用成效。
Luke首先分析了CPU供电验证的背景与痛点。供电验证贯穿EVB评估、硅后验证及客户硬件开发的处理器应用全生命周期。由于CPU实际运行时的电流行为存在杂散性，若缺乏专用工具，会导致供电调试极其困难。若无VRTT工具支撑，EVB供电调试需等待芯片回片，供电验证与硅后功耗调优流程深度耦合、相互制约，不仅压缩项目验证周期，测试结果也仅能依靠经验定性判断，无法量化评估。因此，构建稳定、标准化的电流负载模拟工具成为解决上述问题的关键。
VRTT能够将CPU复杂的电流模型进行量化、标准化和稳定化，从而在芯片回片前完成EVB的供电调试，将功耗调优与硅后软件验证解耦。这不仅使得项目进度可控，还能提供精确的量化数据以支持精细化的能效优化。对于客户而言，VRTT提供了标准的电压范围和行为条件，使其能够灵活选择供电方案，并拥有可参考的问题定位标准。
鉴于市面上的通用电子负载无法满足高动态斜率要求，而友商专用工具又无法采购，鸿钧微电子自研了HJ-VRTT。该工具的设计目标包括500A静态电流、120ns电流斜率上升时间以及支持PMBUS接口。为了满足高散热功耗需求，HJ-VRTT采用了液冷散热方案。此外，为了降低成本并便于迭代，鸿钧微电子采用了避免完全封装工艺的模块化设计，并支持通过上层GUI软件进行网络远程调试。
在技术架构方面，HJ-VRTT由负载板、控制板和热交换模组三大硬件模块及上层软件组成。负载板采用模块化设计，基础单元LoadCell通过控制MOS工作在线性区来调节电流，多个LoadCell组成LoadModule，进而集成到LoadBoard中。该负载板按照CPU的POD尺寸设计，可直接复用CPU紧固方案。控制板是HJ-VRTT的核心，搭载了鸿钧自研的DDS架构。该架构利用1024组独立的RAM寄存器，能够承载多段式复杂波形数据。配合DAC实现波形各节点幅值的精准控制，支持1-10V幅值、mV级精度及10ns的最小上升时间，且输出频率连续可调，支持变频、占空比调节及自动扫频。此外，热交换模组通过液冷为负载板提供散热，设计散热能力达425W以上，且具备低噪声优势。
在应用效果上，HJ-VRTT表现出了卓越的性能。其动态模拟斜率最高可达4500A/us，电流上升/下降时间控制在120ns（极限可达100ns，小电流20ns）。静态负载可轻松拉升至467A，而此时散热温度仅60°C，具备进一步提升至500-600A的潜力。在工程实践中，HJ-VRTT帮助团队在回片前完成了EVB供电调试，并在硅后验证测试阶段通过调试CPU的AVS功能和Loadline，为开发者提供数据支撑，大幅缩短了项目周期。同时，该工具也能为客户提供灵活的供电设计验证支持。
最后，Luke还对HJ-VRTT的未来进行了展望。随着CPU集成核心数的增加和频率的提升，工作电流与瞬态电流斜率不断攀升，这对供电验证工具提出了更高要求。未来的改进方向包括：升级负载板以支持更大电流和更小尺寸，优化MOS驱动能力以匹配更高的开关速率；提升散热能力以满足更高功耗需求；探索控制板的自动化功能，以持续应对数据中心CPU供电验证的技术挑战。
公开课最后一场主题分享由鸿钧微电子工程师Andy Xu带来，主题为《应用软件的芯片级性能画像方法论与实践——基于HONGMIN 9198 微基准测试分析》。
Andy首先介绍了传统监控仅采集 CPU 利用率、QPS、P99 延迟等上层业务指标，无法区分负载瓶颈是指令执行阻塞，还是内存访问等待；同时perf top 等基础性能工具，难以精准定位 ICache Miss、L3 Cache 穿透等底层微架构缺陷。通过构建芯片级性能画像，能够将应用热点与硬件微架构结合，来指导CPU进行更细粒度的性能优化。
在实现路径上，鸿钧微电子建立了覆盖Core、CMN总线、NI700 NoC、PCIE和DDR五个维度的芯片级性能画像，覆盖计算侧、片上互联侧、NI700互联侧、PCIE访问侧和内存访问侧的关键观测点。
鸿钧微电子芯片级性能画像分析流程遵循“定性-归因-定因-优化”的逻辑：首先通过Topdown定性瓶颈类别，然后利用Core PMU和SPE归因Cache、TLB或分支问题，之后结合鸿钧自研PMU的CMN、NI700、DDR事件确定具体的回压、重传或流量异常，最后输出具体的优化动作并验证优化收益。
在微基准验证环节，Andy选取计算密集型、内存密集型及混合型微基准测试，对芯片级性能画像准确性进行了验证。测试结果表明，该画像能够准确捕捉从计算高占比到内存高阻塞的指标波动，有效识别不同业务在缓存穿透、内存带宽压力及互联阻塞上的特征，验证了其在核心与内存互联瓶颈判断上的有效性。
在案例实践部分，Andy进一步展示了画像在复杂问题定位中的核心价值。
在GPU MMIO混合读写性能骤降的问题中，画像通过排除NI700异常，结合CMN分析发现读写请求串行化，指导通过调整地址属性恢复了性能。
在200G网卡NPS模式下性能低下的案例中，画像通过识别HNF cache miss激增和retry过高，精准定位了CMN队列深度配置不足的问题。
此外，对于系统调用性能波动大的问题，通过芯片级性能画像分析方法监测跨Socket流量，快速锁定了NUMA绑定缺失导致的伪共享根因。
此外，Andy总结了针对前端阻塞、后端阻塞及互联阻塞的优化建议，涵盖数据结构优化、代码结构优化、编译优化、系统参数配置及队列深度调优等多个层面。
未来，鸿钧微电子还将结合AI技术来进一步提升芯片级性能分析效率，沉淀典型场景性能模型来反哺架构设计，并构建全链路监控体系，以实现软硬件协同调优的最终目标。
